在系統實施中無縫轉移至PCIe® 5.0技術

Presented by

Liang Liu, Astera Labs

About this talk

運算密集型工作負載(如人工智慧、機器學習)受到企業和雲端資料中心廣泛採用,需要透過高速、低延遲的互連架構如PCI Express®(PCIe®)連接高效能、專用節點。從PCIe 4.0升級至PCIe 5.0技術將頻寬從16GT/s增加一倍至32GT/s,但同時每單位距離的訊號衰減也更大,對訊號傳輸距離和系統拓撲挑戰造成影響。本次線上技術研討會將探討PCIe 4.0和PCIe 5.0規範之間的變化,包括訊號完整性和系統設計帶來的挑戰。在實際運算拓撲中,這些變化必須在PCB材料、連接器類型和訊號調節裝置之間找到適當的平衡。 透過客觀分析,最終目標是為觀眾提供一種優化訊號和鏈路完整性效能的方法,為支援PCIe 5.0技術應用的系統板載設計提供最佳實踐方式,並測試系統級互通性。最後,為了提升鏈路正常運行時間,並最大程度發揮PCIe架構吞吐量和延遲的潛能,我們也將探討通道位元錯誤率(Lane BER)與鏈路穩定性之間的關係。 计算密集型工作负载(例如人工智能和机器学习)受到企业和云数据中心广泛采用,需要通过高速、低延迟的互连架构如PCI Express®(PCIe®)连接高性能、专用的节点。从PCIe 4.0升级到PCIe 5.0技术使得带宽从16GT/s倍增至32GT/s,但同时信号的衰减也更大,从而对信号传输距离和系统拓扑挑战造成影响。本次技术网络研讨会探讨了PCIe 4.0和PCIe 5.0规范之间的变化,包括信号完整性和系统设计带来的挑战。在实际应用中,这些变化必须在PCB材料、连接器类型和信号调节器件之间找到适当的平衡。 通过客观分析,最终目标是为与会者提供一种优化信号和链路完整性性能的方法,为支持PCIe 5.0技术应用的系统板设计提供最优方法,并测试系统级互操作性。最后,为了提高链路正常运行时间且最大程度的发挥PCIe架构吞吐量和延迟的潜力,我们也探索了信道误码率(Lane BER)与链路稳定性之间的关系。

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